[18p-E14-1~21] 13.3 Siプロセス・配線・MEMS・集積化技術

[18p-E14-1] Chip-On-Wafer構造における張り合せSiチップ端近傍の歪分布

^○田岡紀之¹，中塚理¹，水島賢子^2,3，北田秀樹^2,3，KimYoungSuk³，中村友二²，大場隆之^3,4，財満鎭明¹ (名大院工¹，富士通研究所²，東工大³，東大⁴)

キーワード：Chip-on-Wafer,strain,3D