[1P5-OS-16] サイバー世界とリアル世界を架けるAI

[1P5-OS-16-04] 半導体デバイスの3次元実装におけるシリコン貫通電極形成プロセスの不良化因子解析

〇赤井 一郎¹、青西 亨²、寺澤 靖雄³、居村 史人⁴、橋新 剛¹ (1. 熊本大学、2. 東京大学、3. 株式会社ニデック、4. 株式会社Hundred Semiconductors)

キーワード：半導体デバイス、プロセス・インフォマティクス

半導体チップの3次元実装が半導体デバイスの新たな可能性を開く。そのカギを握るのが貫通電極（TSV）技術である。本研究では、TSV技術のプロセス最適化に向けた不良化因子の解析を紹介する。