[15a-B414-1~9] FS.1 Focused Session "AI Electronics"

[15a-B414-9] FPGA Implementation of Fully-Connected Ising Machine Using Extraction-Type Majority Voting Logic

〇Ryoya Yonemoto¹, Asaki Yoshida¹, Moe Shimada¹, Jun-ichi Shirakashi¹ (1.Tokyo Univ. Arg. & Tech.)

Keywords:Combinatorial Optimization, Field Programmable Gate Array, Ising Machine

近年、組み合わせ最適化問題に特化したイジングマシンが注目を集めている。これまで我々は、イジングマシンのスピン判定論理の１つである抽出型多数決論理（Extraction-Type Majority Voting Logic: E-MVL）を提案してきた。今回、E-MVLをFPGA上で実装し、CPU上でエミュレートしたE-MVLと比較を行うことでE-MVLのハードウェア実装における優位性を検討した。