[B-4] 環境電磁工学

[B-4-26] A Study of Delay Line Structure for Digital Signal Transmission that can Suppress Delay Reduction

^○宮川幸司, 内田雄 (三菱電機)

Keywords:遅延線路、デジタル信号

DDRメモリ等のバス配線では，信号が受信側に到達するタイミングをそろえる必要がある．一般的に，信号配線を意図的に折り返して蛇行させることで配線長を長くし遅延させるミアンダ配線が使用されている．
ミアンダ配線は配線間隔を狭くコンパクトに設計すると，隣接する自身の配線間でクロストークノイズが繰り返し重畳し，信号品質が低下する．特に，波形エッジが先行したように見える遅延短縮が発生すると，遅延時間が配線長から予測されるよりも短くなり，高速なバス配線のタイミング設計が難しくなる．このため，遅延短縮が発生しないような遅延線路構造が求められている．この遅延短縮を抑制可能な遅延線路構造を検討したので報告する．