[15p-2M-1~11] 量子情報へ向けたシリコンテクノロジーからの挑戦

[15p-2M-2] CMOSアニーリングを用いた組合せ最適化問題向け20kスピンイジングチップ

〇山岡 雅直¹、吉村 地尋¹、林 真人¹、奥山 拓哉¹、青木 秀貴¹、水野 弘之¹ (1.日立研究開発グループ)

キーワード：イジングモデル、CMOSアニーリング、組合せ最適化問題

組合せ最適化問題を効率よく解くアーキテクチャとしてイジングモデルを用いた計算機を提案し、20kスピンを含んだイジング計算機チップを65nmプロセスで試作した。イジングチップでは、組合せ最適化問題を磁性体のスピンの挙動を表すイジングモデルに写像しその収束動作により問題を解く。収束動作はCMOS回路により実現した。試作チップにより、100MHz動作が可能で実際に組合せ最適化問題が解けることを確認するとともに、従来のノイマン型計算機を用いた場合に比べて1800倍の電力効率で問題を解けることを確認した。