[19a-C104-1~12] 6.1 強誘電体薄膜

[19a-C104-7] 強誘電体ゲートFETにおける負性容量発現機構

〇高田 賢志¹、桐谷 乃輔¹、吉村 武¹、芦田 淳¹、藤村 紀文¹ (1.阪府大院工)

キーワード：HfO2、負性容量

IoT技術の発展により、超低消費電力CMOSデバイスが求められており、それを実現する新たなデバイスとして負性容量FETが注目されている。動作電流を維持した状態で駆動電圧を低減するためには、サブスレッショルド係数の理論限界60 mV/decを超える必要があり、強誘電体を用いたNCFETはその実現が可能なデバイスの候補として多くの理論的・実験的検討が進められている。しかし、強誘電体ゲートFET動作時の負性容量発現メカニズムは明らかになっておらず、NCFETの設計指針の構築が求められている。そこで本報告においては、時間発展を考慮した分極反転モデルであるL-K方程式を用い、MFSキャパシタの電気的特性のシミュレーションを行い負性容量の発現機構を考察したので報告する。