[11p-W351-1~14] 6.1 強誘電体薄膜

△ [11p-W351-14] 強誘電体/半導体ヘテロ接合における負性容量の発現機構とその時間発展シミュレーション

〇高田 賢志¹、吉村 武¹、藤村 紀文¹ (1.阪府大工)

キーワード：負性容量

近年負性容量FETに注目が集まっているが、その発現原理は十分に理解されていない。我々は、強誘電体/半導体ヘテロ接合において①強誘電体の残留分極に起因した半導体からの減分極電界の効果、②ゲート電圧の強誘電体薄膜と半導体への分配率の変化により負性容量が発現すると報告している。本講演においては、提案するNC発現原理を詳細に述べるとともに、従来報告されているNC発現メカニズムとの違いを明確化する。