[21a-C105-1~12] 13.5 Semiconductor devices/ Interconnect/ Integration technologies

[21a-C105-12] Warpage Suppression of Wafer Level Package for Heterogeneous Integration

〇Yusuke Araki Araki¹, Yuta Shiratori¹, Fumito Nakajima¹ (1.NTT Device Technology Labs.)

Keywords:heterogeneous integration, wafer level package, wafer warpage

近年、Wafer Level Package (WLP)といった異種材料・デバイス集積技術の活用による半導体デバイスの高機能化への期待が高まりつつある。WLP形成時の課題として、封止工程中のモールド樹脂の体積変化に起因した、モールドウェハの反り変形が挙げられる。本発表では、ウェハ反りを予測するシミュレーション技術を構築し、その適用例としてInP/Siチップを集積したモールドウェハの反り量を抑制することに成功したことを報告する。