[21p-C105-1~11] 13.5 デバイス／配線／集積化技術

△ [21p-C105-5] Steep SS "Dual Gate型PN-Body Tied SOI-FET"のN/PMOS特性確認

〇(M1)米崎 晴貴¹、井田 次郎¹、森 貴之¹ (1.金沢工大)

キーワード：Steep Subthreshold Slope、SOI-FET、CMOS

我々はこれまで新構造デバイスである PN-Body Tied（PNBT）SOI-FET の研究を行って きた. PNBT SOI-FET は非常に急峻な Subthreshold Slope（SS）を持つデバイスで, 極低消費電力 CMOS やニューロモルフィックへの応用が期待できる. しかし, PNBT SOI-FET ではターンオフ時 に微小ドレインリーク電流の存在[1]およびBody電圧が 0.7 V程度以上が必要であることを確認していた. そのため, 我々は PNBT SOI-FET のバイポーラ構造を MOS 構造にした Dual Gate（DG） 型 PNBT SOI-FET を新たに提案した. 本稿では, DG型PNBT SOI-FETで急峻な SS を確認できたので報告する.