[17a-A403-1~10] 13.5 Semiconductor devices/ Interconnect/ Integration technologies

[17a-A403-6] Transient characterization of Steep SS Device “Dual-Gate PN-Body Tied SOI-FET”

〇(M1)Haruki Yonezaki¹, Jiro Ida¹, Takayuki Mori¹ (1.KIT)

Keywords:Steep Subthreshold Slope, SOI-FET, CMOS

我々の研究室でドレイン電圧0.1 Vという極低ドレイン電圧でも1mV/dec以下の急峻なSSを実現した”PN-Body Tied (PNBT) SOI-FET”を報告している. しかし, PNBT SOI-FETのTurn-Off特性に過渡的な微小ドレインリーク電流が存在していることが確認されている. そのため, PNBT SOI-FETで発生するTurn-Off時の微小ドレインリーク電流の問題を解決するため, 研究室で“Dual-Gate (DG) 型PNBT SOI-FET”を提案している. 本稿ではLapis セミコンダクタ社の200nm SOIプロセスで試作したDG型PNBT SOI-FETの過渡特性 (Turn-Off特性) について, 初めて実測した結果の報告を行う.