[19p-E304-1~13] 13.4 Si processing /Si based thin film / MEMS / Equipment technology

[19p-E304-9] Development of 2-Layer Al Wiring process by Minimal Fab

〇Kazuhiro Koga¹, Koichi Morikawa², Masashi Kase³, Kazushige Sato¹, Sommawan Khumpuang^1,3, Shiro Hara^1,3 (1.MINIMAL, 2.JAXA, 3.AIST)

Keywords:minimal, via, via chain resistance

これまでAlゲートバルクCMOSやTiNゲートSOI CMOSプロセスのブラッシュアップに取り組んできたが、このCMOSを基本デバイスとして集積化デバイスやセンサー等への適用フェーズにきている。集積化や複雑な回路構成に対応する為には多層配線が必須となる。多層配線では下層Alと上層Alとのビアコンタクトの問題が重要で、今回、ビアサイズが1～4μm角の2層Al配線のプロセスを検討した。