[19p-S423-1~17] 13.4 Si wafer processing /Si based thin film /MEMS/Integration technology

[19p-S423-9] Decrease in parasitic resistance for metal S/D Ge n-MOSFET

〇(M1)Tomoki Tateyama¹, Yuta Nagatomi¹, Shintaro Tanaka¹, Keisuke Yamamoto², Dong Wang¹, Hiroshi Nakashima² (1.I-EggS, Kyushu Univ., 2.KASTEC, Kyushu Univ.)

Keywords:Ge MOSFET,parasitic resistance,S/D structure

我々はp型Geに対してTiNをスパッタ堆積することで低電子障壁を実現し，更にTiN-S/D型 n-MOSFETの動作を報告している．しかし，デバイスのEOTが50 nmと厚いこと，電子移動度が220 cm²Vs^-1と低いこと，等の課題がある．EOTを低減すれば，チャネル抵抗が低減して電流駆動力は向上する．しかし，S/Dの寄生抵抗(R_p) が大きい時にはR_pが駆動電流を律速する．今回，TiN-S/D型n-MOSFETにおけるR_pを調査し，S/Dの埋込み構造がR_pの低減に有効であるとの知見を得たので報告する．