[18a-B11-1~11] 13.5 Semiconductor devices/ Interconnect/ Integration technologies

[18a-B11-4] NOR and NAND Cell Layout using p/n-Vertically-Integrated Nanowire FET

〇Tomohiko Yamagishi¹, Atsushi Hori¹, Iriya Muneta¹, Kuniyuki Kakushima¹, Kazuo Tsutsui¹, Hitoshi Wakabayashi¹ (1.Tokyo Tech.)

Keywords:Nanowire, Self-heating effect, Gate-All-Around

Gate-All-Around (GAA)構造を持つNanowire (NW) FETは、その優れた静電特性からサブ5 nmノード技術での利用が期待されている。その候補の一つとして、自己発熱効果の抑制と高集積化を実現するp/n積層NW/FinFETが提案されている。本研究ではp/n積層NW/FinFETを用いてNANDおよびNORの3Dレイアウトを考案し、セル面積の低減効果を検討した。