[10a-Z10-1~10] 13.4 Si processing /Si based thin film / MEMS / Equipment technology

[10a-Z10-4] Development of 2-Layer Al Wiring process by Minimal Fab (3)

〇Kazuhiro Koga¹, Masashi Kase², Kazushige Sato¹, Sommawan Khumpuang^1,2, Shiro Hara^1,2 (1.MINIMAL, 2.AIST)

Keywords:Minimalfab, via, via chain resistance

TiNゲートSOI CMOSプロセスを基本デバイスとした種々のデバイスに展開する為に多層配線化を進めている。多層配線で基本となる2層Al配線において、0.5～1μm□サイズのビアコンタクトを確実とするビア加工法を検討した。ビア底に飛散堆積しビア導通を妨げる絶縁物粒子の存在とその要因として、ビアエッチング後のアッシングプロセスを取り上げ、低パワー化によりビア導通歩留まりを改善した。