[18a-B11-1~11] 13.5 デバイス／配線／集積化技術

[18a-B11-4] 横型p/n積層ナノワイヤによるNORとNANDセルの省面積設計

〇山岸 朋彦¹、堀 敦¹、宗田 伊理也¹、角嶋 邦之¹、筒井 一生¹、若林 整¹ (1.東工大)

キーワード：ナノワイヤ、自己発熱効果、Gate-All-Around

Gate-All-Around (GAA)構造を持つNanowire (NW) FETは、その優れた静電特性からサブ5 nmノード技術での利用が期待されている。その候補の一つとして、自己発熱効果の抑制と高集積化を実現するp/n積層NW/FinFETが提案されている。本研究ではp/n積層NW/FinFETを用いてNANDおよびNORの3Dレイアウトを考案し、セル面積の低減効果を検討した。