2018 International Conference on Solid State Devices and Materials

2018年9月9日〜 2018年9月13日
University of Tokyo

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[PS-2-05] Artificial Neuron Enabled by A Three-terminal Memristive Device

^○Y. Zhang¹, W. He², L. Shi², R. Zhao¹ (1.Singapore Univ. of Tech. and Design (Singapore), 2.Tsinghua Univ. (China))

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[PS-2-06] Material Design of In₃SbTe₂ for Fast Switching Phase Change Memory

Y.T. Kim¹,^○Y.M. Jhon¹, S. Kwon², J. Ahn² (1.Korea Institute of Science & Tech. (Korea), 2.Hanyang Univ. (Korea))

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[PS-2-07] Ferroelectric HfO₂ Formation by Annealing of HfO₂/Hf/HfO₂/Si(100) Stacked Structure

^○M.G. Kim¹, H. Inoue¹, S. Ohmi¹ (1.Tokyo Tech (Japan))

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[PS-2-08] Doping-Less 1T-DRAM with Schottky Barrier Contact for Low Power Application

^○W.T. Sun¹, J.T. Lin¹, H.H. Lin¹, Y.J. Chen¹, A. Kranti² (1.National Sun Yat-sen University (Taiwan), 2.Indian Institute of Technology Indore (India))

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[PS-2-09] Size Dependence of Thermal Stability Factor in Perpendicular CoFeB/MgO MTJ Studied by Micromagnetic Simulations

^○C. Yoshida¹, T. Tanaka¹, T. Ataka¹, J. Fujisaki¹, K. Shimizu¹, T. Hirahara¹, H. Shitara¹, A. Furuya¹, Y. Uehara¹ (1.Fujitsu Ltd. (Japan))

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[PS-2-10] Impacts of Boron Concentration and Annealing Temperature on Electrical Characteristics of CoFeB/MgO/CoFeB Magnetic Tunnel Junction

^○H. Park¹, A. Teramoto¹, J. Tsuchimoto^1,2, M. Hayashi^1,2, K. Hashimoto¹, R. Kuroda¹, S. Sugawa¹ (1.Tohoku Univ. (Japan), 2.Canon Anelva Corp. (Japan))

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[PS-2-11] Vertical Transistor with N-Bridge and Double Gate for Low Power 1T-DRAM Application

^○Y.J. Li¹, J.T. Lin¹, Y.J. Chen¹, H.H. Lin¹, A. Kranti² (1.National Sun Yat-Sen University (Taiwan), 2.Indian Institutes of Technology (Indonesia))

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[PS-2-12] Memory characteristics of band modulated FET on nano SOI

Y.-T. Kim¹,^○S. Kwon², S. Cristoloveanu³, F. Gamiz⁴, P. Galy⁵ (1.Korea Institute of Science & Tech. (Korea), 2.Hanyang Univ. (Korea), 3.Grenoble INP (France), 4.Univ.of Granada (Spain), 5.STMicroelectronics Corp. (France))

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[PS-2-13] Device Size Dependence of Hf-based MONOS Nonvolatile Memory for Multi-level 2-bit/cell Operation

^○S. Kudoh¹, S. Ohmi¹ (1.Tokyo Tech (Japan))

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[PS-2-14] Effects of Si Content in Si₃N₄/ZrO₂ Stacked Trapping Layer on Operation Characteristics of Poly-Si Gate-All-Around Charge-Trapping Flash Memory Devices

^○J.C. Yeh¹, K.S. Chang-Liao¹, H.K. Fang¹, P.G. Wu¹ (1.National Tsing Hua University (Taiwan))

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